2.1FPGA教學(xué)實(shí)驗(yàn)系統(tǒng)系統(tǒng)資源
FPGA教學(xué)實(shí)驗(yàn)系統(tǒng)是基于Altera CycloneIV器件而開發(fā)的一款數(shù)字邏輯（FPGA）創(chuàng)新開發(fā)平臺(tái)，它可以為開發(fā)人員提供以下資源：
基于Altera CycloneIVEP4CE6E22C8N FPGA的核心板8位用戶自定義按鍵開關(guān)8位用戶自定義撥動(dòng)開關(guān)8位用戶自定義LED燈顯示4X4矩陣鍵盤輸入8位七段數(shù)碼管顯示16X16矩陣點(diǎn)陣顯示1602LCD字符液晶顯示12864LCD點(diǎn)陣圖形顯示液晶屏四向交通燈控制模塊三層電梯模擬模塊直流電機(jī)及轉(zhuǎn)速測(cè)速控制模塊步進(jìn)電機(jī)控制模塊8位并行高速ADC轉(zhuǎn)換模塊2路8位高速并行DAC轉(zhuǎn)換模塊喇叭/蜂鳴器接口模塊VGA控制接口模塊2路串行接口模塊PS2鼠標(biāo)/鍵盤控制模塊電源管理模塊2.2FPGA教學(xué)實(shí)驗(yàn)系統(tǒng)系統(tǒng)功能
FPGA教學(xué)實(shí)驗(yàn)系統(tǒng)是在經(jīng)過長(zhǎng)期用戶需求考察后，結(jié)合目前市面上以及實(shí)際應(yīng)用需要，同時(shí)兼顧入門學(xué)生以及資深開發(fā)工程師的應(yīng)用需求而研發(fā)的。就資源而言，它已經(jīng)涵蓋了基礎(chǔ)模塊、控制類模塊、通信類、單片機(jī)控制等方面的內(nèi)容。
圖2-1FPGA教學(xué)實(shí)驗(yàn)系統(tǒng)功能框圖
本節(jié)將重點(diǎn)介紹開發(fā)系統(tǒng)所有的組成模塊和各模塊所在電路板的位置以及各模塊在系統(tǒng)中所起的作用。
圖2-2FPGA教學(xué)實(shí)驗(yàn)系統(tǒng)模塊組成框圖
| 模塊位置 | 名稱 | 功能描述 |
| 2 | Cyclone IVFPGA | 主芯片EP4CE6E22C8N核心板 |
| 輸出顯示模塊 | ||
| 15 | 八位七段數(shù)碼管 | 采用四位一體的共陰高紅七段數(shù)碼管兩個(gè)組成八位七段數(shù)碼管顯示模塊，用于實(shí)驗(yàn)中數(shù)了的顯示。 |
| 7 | 八位LED燈 | 紅色LED燈，用于二進(jìn)制數(shù)據(jù)的顯示 |
| 17 | 16X16矩形點(diǎn)陣 | 16X16點(diǎn)陣。輸出簡(jiǎn)單的圖形，通過連續(xù)控制可顯示直觀的動(dòng)態(tài)效果。 |
| 1 | 12864圖形點(diǎn)陣LCD | 提供128*64圖形化點(diǎn)陣式液晶顯示 |
| 16 | 1602字符型LCD | 用于字符顯示使用 |
| 用戶輸入模塊 | ||
| 8 | 撥動(dòng)開關(guān) | 能保持高低電平，通過手動(dòng)控制為系統(tǒng)提供穩(wěn)定的邏輯信號(hào)。 |
| 9 | 按鍵開關(guān) | 不帶自鎖功能的按鍵，通過手動(dòng)控制為系統(tǒng)提供脈沖信號(hào)。 |
| 13 | 4X4矩陣鍵盤 | 4×4鍵盤主要是通過編程實(shí)現(xiàn)0～F的輸入，也可以作為一個(gè)控制鍵。 |
| 接口資源 | ||
| 16 | VGA接口 | 通過編程實(shí)現(xiàn)VGA顯示輸出 |
| 18 | PS/2接口 | 接鼠標(biāo)、鍵盤，用于二者的控制 |
| 串行接口 | 提供2路連接PC機(jī)的串行口，用于PC機(jī)與實(shí)驗(yàn)系統(tǒng)的數(shù)據(jù)傳輸 | |
| 3 | 信號(hào)源接口 | 對(duì)晶振進(jìn)行多級(jí)分頻，能同時(shí)提供四組不同頻率的方波信號(hào)供使用者選用。同時(shí)提供幅度、頻度可調(diào)的模擬信號(hào)源供其它模塊使用。 |
| 功能模塊單元 | ||
| 5 | 直流電機(jī) | 提供一路速度可控、可測(cè)的直流電機(jī)模塊 |
| 步進(jìn)電機(jī) | 提供一路四相位步進(jìn)最小7.5度步進(jìn)電機(jī) | |
| 喇叭/蜂鳴器 | 通過對(duì)其輸入不同頻率的信號(hào)發(fā)聲 | |
| 4 | ADC轉(zhuǎn)換 | 提供一個(gè)8通道8位并行ADC轉(zhuǎn)換模塊 |
| 10 | DAC轉(zhuǎn)換 | 8位D/A轉(zhuǎn)換芯片，實(shí)現(xiàn)D/A功能，通過程序高速連續(xù)控制可實(shí)現(xiàn)不同波形輸出 |
| 11 | DAC轉(zhuǎn)換 | 8位D/A轉(zhuǎn)換芯片，實(shí)現(xiàn)D/A功能，通過程序高速連續(xù)控制可實(shí)現(xiàn)不同波形輸出 |
| 6 | 交通燈 | 12個(gè)紅黃綠燈交通燈方式排列，可做交通燈或舞臺(tái)燈光實(shí)驗(yàn) |
| 12 | 三層電梯模擬 | 模擬三層電梯的開關(guān)門、請(qǐng)求信號(hào)等 |
2.3 FPGA核心板模塊說明
本節(jié)將重點(diǎn)介紹核心板所有的組成模塊和各模塊所在電路板的位置以及各模塊在系統(tǒng)中所起的作用。
HH-FPGA-EP4CE6核心板（正面圖）
圖2-3核心板模塊位置圖
| 核心板位號(hào) | 名稱 | 功能描述 |
| U2 | CycloneIV | 主芯片EP4CE6E22C8N |
| 調(diào)試接口 | ||
| JP8 | JTAG調(diào)試接口 | JTAG供用戶下載FPGA代碼，下載配置芯片代碼，實(shí)時(shí)調(diào)試Nios II CPU，以及運(yùn)行Quartus II提供的嵌入式邏輯分析儀SignalTap II等； |
| J2 | USB調(diào)試接口 | 板載USB-BLASTER調(diào)試器功能； |
| 存儲(chǔ)單元 | ||
| U8 | SDRAM | 8Mbytes SDRAM |
| U1 | EPCS4 | 4 Mbits主動(dòng)串行配置器件 |
| 輸入/輸出設(shè)備 | ||
| U4 | 晶振 | 高精度50MHz時(shí)鐘源，用戶可以用FPGA內(nèi)部PLL或分頻器來得到其它頻率的時(shí)鐘 |
| S1 | 復(fù)位按鍵 | 該按鍵在調(diào)試Nios II CPU時(shí)，可以作為復(fù)位信號(hào)，當(dāng)然也可以由用戶自定義為其它功能輸入 |
| 擴(kuò)展接口 | ||
| JP1-JP7 | 10芯FPGA I/O輸入輸出插座 | 提供七個(gè)2.54mm標(biāo)準(zhǔn)間距的十芯接口供用戶單獨(dú)使用 |
| 電源 | ||
| J1 | 直流電源輸入 | 直流電源適配器插座，適配器要求為+5V/1A |
| U3-U7 | 電源管理 | 負(fù)責(zé)提供板上所需的5V、3.3V、2.5V、1.2V電壓 |
下面對(duì)板上的各個(gè)模塊及其硬件連接作詳細(xì)說明。
2.3.1Cyclone IV EP4CE6E22C8N
HH-FPGA-EP4CE6核心板上采用的FPGA是Altera Cyclone IV EP4CE6E22C8N，這款FPGA的資源特性如下。6，272 LEs（邏輯單元）270K total RAM bits15 Embedded multipliers（18×18硬件乘法器）2PLLs（鎖相環(huán)）91User I/O pins（用戶可用I/O）Fineline PGFP144-pin package（封裝）2.3.2JTAG調(diào)試接口
HH-FPGA-EP4CE6核心板上預(yù)留有JTAG接口供用戶下載代碼。JTAG接口既可以當(dāng)做核心板FPGA的調(diào)試/編程接口，也可以用于對(duì)其配置器件進(jìn)行編程。核心板上提供JTAG調(diào)試接口為如下圖2-4所示的10針插座，其每個(gè)插針的信號(hào)定義見表2-3。
表2-3JTAG插座信號(hào)定義
注： ‘/’表示該插針沒有任何信號(hào)。
2.3.3USB調(diào)試下載接口
HH-FPGA-EP4CE6核心板板載USB下載調(diào)試器，用戶只需要一根USB-B連接線即可實(shí)現(xiàn)程序的調(diào)試和加載。2.3.4存儲(chǔ)單元模塊
FPGA配置芯片EPCS4板上使用的配置芯片為Altera公司生產(chǎn)的串行主動(dòng)配置芯片EPCS4S08。Altera公司的串行配置器件是業(yè)界最低價(jià)格的配置器件。性能包括在系統(tǒng)編程（ISP）能力和多次編程能力，這種新型串行配置器件作為Cyclone™FPGA器件在大容量低價(jià)格應(yīng)用領(lǐng)域的完美補(bǔ)充，使得FPGA和配置器件相結(jié)合，提供一種盡可能最低價(jià)格的完整的可編程片上系統(tǒng)（SOPC）解決方案。EPCS4SI8N器件的型號(hào)標(biāo)識(shí)與參數(shù)如表2-4所示：
表3-3EPCS4器件參數(shù)
本核心板對(duì)其配置芯片EPCS4進(jìn)行編程可以通過以下方法：
用編程電纜通過核心板上的JTAG調(diào)試接口，將QuartusII編譯生成的對(duì)應(yīng)配置器件的.Jic文件進(jìn)行配置編程。
SDRAM存儲(chǔ)模塊
核心板的SDRAM為一片3.3V同步動(dòng)態(tài)RAM容量為4M×16bits的存儲(chǔ)空間。高速度SDRAM和高帶寬數(shù)據(jù)總線，保證了Nios II CPU可以工作在非常高效的狀態(tài)。
2.3.5輸入/輸出設(shè)備
晶振核心板上提供了高精度、高穩(wěn)定性50MHz時(shí)鐘，該時(shí)鐘直接與FPGA的PIN-23（GCLK0）引腳相連。
如果設(shè)計(jì)人員需要其它頻率時(shí)鐘源，可以在FPGA內(nèi)部進(jìn)行分頻或利用FPGA內(nèi)部PLL倍頻等途徑來得到。
復(fù)位按鍵
開發(fā)板上有一個(gè)復(fù)位按鍵，位于核心板的左下角。復(fù)位按鍵上面的LED為復(fù)位指示，當(dāng)復(fù)位按鍵按下時(shí)（低電平），LED亮。
復(fù)位按鍵連接到FPGA的PIN_24引腳上，可以供開發(fā)人員作為Nios II CPU的復(fù)位信號(hào)。當(dāng)然也可以作為普通的按鍵來使用。