含異步清零和同步使能的加法計(jì)數(shù)器
一、 實(shí)驗(yàn)?zāi)康?/strong>
1、 了解二進(jìn)制計(jì)數(shù)器的工作原理。
2、 進(jìn)一步熟悉QUARTUSII軟件的使用方法和VHDL輸入。
3、時(shí)鐘在編程過(guò)程中的作用。
二、 實(shí)驗(yàn)原理
二進(jìn)制計(jì)數(shù)器中應(yīng)用最多、功能最全的計(jì)數(shù)器之一，含異步清零和同步使能的加法計(jì)數(shù)器的具體工作過(guò)程如下：
在時(shí)鐘上升沿的情況下，檢測(cè)使能端是否允許計(jì)數(shù)，如果允許計(jì)數(shù)（定義使能端高電平有效）則開(kāi)始計(jì)數(shù)，否則一直檢測(cè)使能端信號(hào)。在計(jì)數(shù)過(guò)程中再檢測(cè)復(fù)位信號(hào)是否有效（低電平有效），當(dāng)復(fù)位信號(hào)起作用時(shí)，使計(jì)數(shù)值清零，繼續(xù)進(jìn)行檢測(cè)和計(jì)數(shù)。其工作時(shí)序如圖4-3-1所示：
圖4-3-1 計(jì)數(shù)器的工作時(shí)序
三、 實(shí)驗(yàn)內(nèi)容
本實(shí)驗(yàn)要求完成的任務(wù)是在時(shí)鐘信號(hào)的作用下，通過(guò)使能端和復(fù)位信號(hào)來(lái)完成加法計(jì)數(shù)器的計(jì)數(shù)。實(shí)驗(yàn)中時(shí)鐘信號(hào)使用數(shù)字時(shí)鐘源模塊的1HZ信號(hào)，用一位撥動(dòng)開(kāi)關(guān)K1表示使能端信號(hào)，用復(fù)位開(kāi)關(guān)RST表示復(fù)位信號(hào)，用LED模塊的D1～D4來(lái)表示計(jì)數(shù)的二進(jìn)制結(jié)果。實(shí)驗(yàn)LED亮表示對(duì)應(yīng)的位為‘1’，LED滅表示對(duì)應(yīng)的位為‘0’。通過(guò)輸入不同的值模擬計(jì)數(shù)器的工作時(shí)序，觀察計(jì)數(shù)的結(jié)果。
四、 實(shí)驗(yàn)步驟
1、 打開(kāi)QUARTUSII軟件，新建一個(gè)工程。
2、 建完工程之后，再新建一個(gè)VHDL File，打開(kāi)VHDL編輯器對(duì)話框。
3、 按照實(shí)驗(yàn)原理和自己的想法，在VHDL編輯窗口編寫VHDL程序，用戶可參照光盤中提供的示例程序。
4、 編寫完VHDL程序后，保存起來(lái)。方法同實(shí)驗(yàn)一。
5、 對(duì)自己編寫的VHDL程序進(jìn)行編譯并仿真，對(duì)程序的錯(cuò)誤進(jìn)行修改。
6、 編譯仿真無(wú)誤后，根據(jù)用戶自己的要求進(jìn)行管腳分配。分配完成后，再進(jìn)行全編譯一次，以使管腳分配生效。
7、 根據(jù)實(shí)驗(yàn)內(nèi)容用實(shí)驗(yàn)導(dǎo)線將上面管腳分配的FPGA管腳與對(duì)應(yīng)的模塊連接起來(lái)。
如果是調(diào)用的本書提供的VHDL代碼，則實(shí)驗(yàn)連線如下：
CLK：FPGA時(shí)鐘信號(hào)，接數(shù)字時(shí)鐘CLOCK4，并將這組時(shí)鐘設(shè)為1HZ。
Ret：計(jì)數(shù)復(fù)位信號(hào)，接核心板按鍵開(kāi)關(guān)RST。
EN：計(jì)數(shù)使能信號(hào)，接一個(gè)撥動(dòng)開(kāi)關(guān)K1（LOCK KEY AREA）。
CQ：計(jì)數(shù)進(jìn)位信號(hào)，接一個(gè)LED燈D8（LED AREA）。
COUT：計(jì)數(shù)輸出，接四個(gè)連續(xù)的LED燈D1-D4（LED AREA）。
8、 用下載電纜通過(guò)JTAG口將對(duì)應(yīng)的sof文件加載到FPGA中。觀察實(shí)驗(yàn)結(jié)果是否與自己的編程思想一致。
五、 實(shí)驗(yàn)現(xiàn)象與結(jié)果
以設(shè)計(jì)的參考示例為例，當(dāng)設(shè)計(jì)文件加載到目標(biāo)器件后，確認(rèn)信號(hào)連接線已正確連接，將數(shù)字信號(hào)源的時(shí)鐘選擇為1HZ，使撥動(dòng)開(kāi)關(guān)K1置為高電平（使撥動(dòng)開(kāi)關(guān)向上），四位LED會(huì)按照實(shí)驗(yàn)原理中依次被點(diǎn)亮，當(dāng)加法器加到9時(shí)，D8（進(jìn)位信號(hào)）被點(diǎn)亮。當(dāng)復(fù)位鍵（核心板上的RST鍵）按下后，計(jì)數(shù)被清零。如果撥動(dòng)開(kāi)關(guān)K1置為低電平（撥動(dòng)開(kāi)關(guān)向下）則加法器不工作。
六、 實(shí)驗(yàn)報(bào)告
1、 繪出仿真波形，并作說(shuō)明。
2、 寫出在VHDL編程過(guò)程中需要說(shuō)明的規(guī)則。
3、 將實(shí)驗(yàn)原理、設(shè)計(jì)過(guò)程、編譯仿真波形和分析結(jié)果、硬件測(cè)試結(jié)果記錄下來(lái)。
4、改變時(shí)鐘頻率，看實(shí)驗(yàn)現(xiàn)象會(huì)有什么改變，試解釋這一現(xiàn)象。